SIEMENS/西门子流体软件

... Oasys-RTL 通过在更高的抽象层次上进行优化，并使用集成的平面规划和布局功能，满足了对更高容量、更快运行时间、更好的 QoR 和物理感知的需求。 快速、高质量的物理 RTL 合成 Oasys-RTL 通过实现物理精度、底层规划和快速优化迭代来提高结果质量，从而按时完成设计。 功率感知合成 功率感知综合功能包括支持多阈值库、自动时钟门控和基于 UPF 的多VDD 流程。在综合过程中，Oasys-RTL 会根据 UPF 中定义的功耗意图，插入所有适当的电平转换器、隔离单元和保持寄存器。 直接从 ...

... ReqTracer 可让您轻松实施和跟踪需求驱动型项目开发流程。 项目管理 最佳实践 ReqTracer 提供了一种交互式工具，可帮助实施和跟踪以需求为导向的项目开发流程，并促进流程的持续改进。 需求可追溯性 自动跟踪 ReqTracer 是管理硬件和 软件项目生命周期内需求可追溯性和影响分析的高效解决方案。ReqTracer 简化、自动化并实现了从硬件规格说明到 HDL 编码、实施和验证的需求可追溯性。 安全关键设计 符合法规 ReqTracer ...

... 使用 Tessent IJTAG，可简化将任意数量的符合 IEEE 1687 标准的 IP 模块连接到集成分层网络的过程，并从单个顶级接入点向模块发送命令。 为什么选择 Tessent IJTAG？ Tessent IJTAG 产品为实施 IEEE 1687 标准提供全面的自动化支持，提供即插即用的 IP 测试和仪器集成。 创建 IJTAG 环境 从门级或 RTL 网表中查找并提取 IJTAG Instrument Connectivity Language (ICL) 网络数据，然后创建并插入 ...

... HDL Designer 结合了深度分析功能、高级创建编辑器以及完整的项目和流程管理，提供了一个强大的 HDL 设计环境，可提高工程师个人和团队（本地或远程）的工作效率，并实现可重复和可预测的设计流程。 交互式 HDL 可视化和创建工具 无论团队是从头开始创建设计，还是评估 RTL 以供重复使用，HDL Designer 都是 FPGA 和 ASIC 开发的完整设计解决方案的一部分。帮助工程团队分析、创建和管理复杂的设计。 使用最佳方法快速设计 以最佳方式创建设计 从 IP 高效设计和创建大型设计需要的不仅仅是编写 ...

... Catapult 拥有最广泛的硬件设计解决方案组合，适用于基于 C++ 和 SystemC 的高级合成 (HLS)。Catapult 的物理感知、多 VT 模式、低功耗估计和优化以及一系列领先的验证解决方案使 Catapult HLS 不仅仅是 "C 到 RTL"。 Catapult 客户讨论 HLS 在现实世界中的应用 在过去的几年里，由于设计和验证的复杂性不断增加以及上市时间的压力，采用 HLS 进行芯片设计的情况激增。Catapult HLS 缩短了整体设计和验证流程，使设计人员能够更快地将芯片推向市场。 Catapult ...

... PowerPro 为 RTL 设计人员提供了最全面的 "低功耗设计 "功能。它为 RTL 和门级设计提供功耗估算、早期功耗检查以在 RTL 开发过程中快速发现功耗问题，以及时钟和存储器门控以优化设计功耗。 克服低功耗设计挑战的最佳实践 这些实践对于实现低功耗、高能效设计至关重要，可帮助您满足功耗预算，减轻功耗引起的潜在可靠性问题，并及早发现热问题以采取纠正措施。恩智浦将从他们的角度介绍这些技术的应用。您将了解我们的低功耗设计平台如何帮助 RTL 设计人员简化低功耗设计。 PowerPro 功率分析和优化平台 PowerPro ...

... Precision Hi-Rel 通过使用 TMR、安全 FSM 和其他优化技术自动减少安全关键型和高可靠性应用中的 SEU/SET，增强了 Precision RTL Plus。 减少 SEE，确保功能等效性 Precision Hi-Rel 为安全关键型和高可靠性应用提供多种 SEE 缓解策略。与 FormalPro LEC 集成可确保基于综合的缓解设计在功能上等同于 RTL，从而确保 DO-254 认证。 三模块冗余 (TMR) TMR 是 FPGA 中最常用的 SEU/SET 保护缓解策略。Precision ...

... 用于标准单元、多位单元和 I/O 单元的高性能、高吞吐量单元库表征器。 Kronos 特征化器 高性能库特性分析工具，可为标准单元、多位单元和 I/O 单元等各种单元生成精确的 Liberty 和 Verilog/VHDL 模型。该工具支持复杂的刺激创建和测量方法，以及对输出模型语法的多功能控制。 性能 通过快速运行和多仿真作业控制实现高吞吐量 与 AFS 和 Eldo 原生集成，实现高性能 高度可扩展架构，可并行处理多达 1000 个 CPU 动态资源调度，可随时修改 ...

... Vista 流程包括 SoC 架构师、硬件工程师和 软件工程师通常用于创建 TLM 模型、组装和配置系统、仿真、验证和调试、分析和优化性能以及电源和与 软件集成的步骤。 复杂系统的原型设计、调试和分析 ESL 设计方法允许工程师在 RTL 阶段之前对复杂系统进行原型设计、调试和分析，从而更快、更高效、更经济地对当今的先进设计进行设计优化。ESL 和 RTL 方法使设计周期得以延续。 快速探索复杂的微架构替代方案 Vista Model ...

... 通过确定组件中每个晶粒的每层几何位置，对多个晶粒和基板组件进行设计验证。DRC 和 LVS 可在晶粒之间的接口几何图形上执行，并支持多种工艺的晶粒。 代工厂/OSAT 驱动的基底验证 当性能和上市时间控制着潜在的盈利能力时，使用 Calibre nmDRC 进行物理验证就能取得成功。Calibre 不断发展，以满足不断缩小的几何尺寸和复杂的制造方法的要求，Calibre 规则甲板早在您需要之前就经过了验证。 左移设计中制造 DRC 下一代封装解决方案需要在单一环境中对物理、电气、热和制造性能进行经过验证的自动签核，使设计人员能够在高效、可重复和自动化的流程中管理所有这些流程。利用 ...